1樓：匿名使用者
上升沿 電平從0到1的瞬間觸發
這應該是分頻用的吧 分之後頻率是原來的1/10
clk『event and clk=』1『 什麼意思？？ vhdl
2樓：匿名使用者
當時鍾訊號clk發生改變並且clk=1的時候前面應該是wait until，而且一個process中這句wait until只能出現一次
如果出現了，process的sensibility list不用寫任何訊號
vhdl同道握手：）
希望回答對你有用
3樓：紫衣神父
event and clk=1 時鐘訊號為「1」
vhdlabbr. 硬體描述語言（hardware description language）；甚高速積體電路硬體描述語言（very high speed integrated circuits hardware description language）
4樓：
clk = click 點選
event 是事件
vhdl中，在process中的if(clk'event and clk='1')語句之間是並行進行的麼？
5樓：風臨晚
process內的語句是順序進行的，即執行完第一個if語句之後再執行第二個，但是整個process中的signal變數的更新只在整個process完成後才更新
6樓：
不是的，在process裡的語句是順序執行的。process之間是並行的。
7樓：張曉傑
if語句是順序語句，是按順序執行的。process（程序）之間是並行執行的。
vhdl 裡 clk『event 是上跳沿的意思嗎？
8樓：匿名使用者
vhdl全名very-high-speed integrated circuit hardware description language,誕生於2023年。2023年底，vhdl被ieee和美國國防部確認為標準硬體描述語言 。
訊號名'event and 訊號名='1' 功能是檢測上升沿；
訊號名'event and 訊號名='0' 功能是檢測下降沿；
訊號名'event 訊號發生跳變,and 訊號名='1' 且跳變後是1,那麼它是上升沿,
同理有下降沿。
9樓：匿名使用者
『event是一種訊號屬性，表示訊號跳變，clk'event and clk='1這個是判斷上升沿
&在vhdl語言中是什麼意思，具體怎麼用呢？謝謝
10樓：匿名使用者
&的用法看樓上的解釋
這個程式作用很簡單：
當clk1的上升沿來的時候，講fskcodein和datacom的1位合併賦給datacom
估計這裡datacom是個std_logic_vector(1 downto 0)型別的，實現的就是吧fskcodein的資料移位輸入
11樓：匿名使用者
樓上說的是c、c#、c++等計算機程式語言的用法，不是vhdl語言中的用法。
& 是vhdl中的連線操作符：
signal z_bus:bit_vector(3 downto 0);
signal a,b,c,d:bit;
signal byte:bit_vector(7 downto 0);
signal a_bus:bit_vector(3 downto 0);
signal b_bus:bit_vector(3 downto 0);
z_bus <= a & b & c & d;
byte <= a_bus & b_bus.
12樓：匿名使用者
並值符號：如果clk1上升沿到了，datacom的型別應該是std_logic_vector,假設是2位的。那麼就是std_logic_vector（1 downto 0）。
fskcodein應該是bit型別，那麼就是把fskcodein的數值和datacom的高位組成一個新的2位的datacom。
假如datacom：out std_logic_vector（1 downto 0）
datacom<="01" 高位是0
fskcodein: out bit;
fskcodein<='0' 是0
那麼新的datacom是00
13樓：阿冰
樓主，您好！
我剛剛查了下vhdl的資料。&是算術運算子中：並置運算子。主要用於將運算元或者是陣列連線起來構成新的陣列。
應用舉例：
'a' & 'b' & 'c'的結果是"abcd"他們的連線物件長度要一致！
解釋下：
重點 if clk1'event and clk1 = '1' then
datacom <=fskcodein & datacom(1);
不知道你的具體定義，大概描述下，假如clk1'event and clk1 得出的結果是真，那麼把fskcodein和datacom(1)連線起來形成一個新的資料賦值給datacom.連線規則看上面！
謝謝！樓主！
懸賞關於vhdl裡clk』event的問題，請高手解答，滿意追加賞金，謝謝！
14樓：匿名使用者
很簡單，為了在多源觸發的時候不出錯。比如在時鐘電平=1不是上升沿的時候，其他中斷源觸發了中斷，如果你不判斷clk'event就會誤把它當成時鐘中斷
判相等應該用 = 還是 == ？
你確定是這一行錯了嗎。vhdl程式的精髓是不能在兩個子程式中給同一變數賦值，好像也不能在同一個子程式裡給一個變數賦兩次值。
再不行把程式發我郵箱我給你看看
15樓：
可能你沒有學習過數位電路，在語言編譯實際生產的數位電路中，如果是電平觸發的編譯出來的是觸發器，如果是邊沿觸發編譯出來的是暫存器，觸發器有很多壞處，比方說不穩定，對毛刺敏感，容易形成鎖存電路等等。
如果不好理解的話可以舉個例子看下；例如 a<=b;b<=c;
1、如果是邊沿觸發，那麼a的值永遠比b值晚一個clk。
2、如果是電平觸發，那麼a永遠等於b了。
16樓：同悠素
上升沿可以觸發程序的執行，只需要檢測clk=1其實有的情況可以，但是不夠嚴謹。如果在迴圈裡面誰知道一個週期執行了多少遍
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