1樓：匿名使用者
library ieee;
use ieee.std_logic_1164.all;
entity onemhz is
port( clkin:in std_logic; --時鐘訊號輸入
clkout:out std_logic); --時鐘訊號輸出end onemhz;
architecture aronemhz of onemhz issignal data:integer range 0 to 10;
signal q:std_logic;
begin
process(clkin)
begin
if rising_edge(clkin) thenif(data=0) then －－此句為你想要的分頻比，data=0,1,2,3,4.......9的分頻比為1,2，3，，,10
data<=0;
q<=not q;
else
data<=data+1;
end if;
end if;
clkout<=q;
end process;
end onemhz;
2樓：
我試了樓上的vhdl，結果是這樣的，
data=0, 二分頻
data=1，四分頻
data=2，六分頻
data=3，八分頻
data=4，十分頻
data=5，十二分頻~~~
用vhdl編寫分頻器程式
3樓：公羊頤
這個一般有兩種方法，一種是分奇偶分頻，因為奇偶分頻不一樣，所以先判斷是奇偶，然後再相應處理就可以了，另一種是一種整體演算法思想，不需要判斷奇偶數。。。
頂層模組程式：
entity control_clk is
port(
clk_i : in std_logic;
data_i : in std_logic_vector(4 downto 0);
clk_div : out std_logic
);end control_clk;
architecture rlt_control of control_clk is
component odd_div is
port(
clk_i : in std_logic;
data_i : in std_logic_vector(4 downto 0);
clk_odd : out std_logic
);end component;
signal clk_odd : std_logic :='0';
component even_div is
port(
clk_i : in std_logic;
data_i : in std_logic_vector(4 downto 0);
clk_even : out std_logic
);end component;
signal clk_even : std_logic :='0';
signal odd_even : std_logic :='0';
begin
odd_u : odd_div
port map(
clk_i => clk_i,
data_i => data_i,
clk_odd => clk_odd
);even_u : even_div
port map(
clk_i => clk_i,
data_i => data_i,
clk_even => clk_even
);odd_even <= data_i(0);
process(odd_even,clk_even,clk_odd)
begin
if odd_even ='0' then
clk_div <= clk_even;
else
clk_div <= clk_odd;
end if;
end process;
end rlt_control;
用vhdl編寫一個分頻器,實現輸出1mhz-1hz之間的任意頻率
4樓：匿名使用者
clk 輸入一個相對較大的頻率,
頻率要多少就用n_diviseur除!
library ieee;
use ieee.std_logic_1164.all;
entity div is
generic( n_diviseur : integer := 2 );
port ( clk : in std_logic;
clock : out std_logic);
end entity;
architecture beha of div isbegin
process (clk)
variable compteur : integer range 0 to n_diviseur;
begin
if (clk'event and clk = '1') thenif (compteur >= n_diviseur-1) thencompteur := 0;
clock <= '1';
else
compteur := compteur + 1;
clock <= '0';
end if;
end if;
end process;
end architecture;
5樓：匿名使用者
控制分頻比可以實現你的設計，達到
步進=1hz,
clkin=32mhz;
jitter=1/16ui.
簡單原理就是你用分頻器分出m分頻和n分頻的不同比重來實現步進1hz.
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