1樓：蓋世聖賢
兄弟,你發這個太有難度了.
2樓：匿名使用者
library ieee;
use ieee.std_logic_1164.all;
entity jkchufaqi is
port(clk,j,k:in std_logic;
q:buffer std_logic);
end entity jkchufaqi;
architecture art1 of jkchufaqi issignal s:std_logic_vector(1 downto 0);
begin
s<=j&k;
process(clk) is
begin
if ( clk'event and clk='0') thencase s is
when "00"=>q<=q;
when "11"=>q<=(not q);
when others=>q<=j;
end case;
end if;
end process;
end architecture art1;
3樓：靈牛之魂
4樓：匿名使用者
verilog hdl 可以不嘛?
如何用JK觸發器構成D觸發器電路圖
莊生曉夢 d觸發器的狀態方程是 q d，jk觸發器的狀態方程是 q jq k q。d觸發器有兩種觸發方式 電平觸發和邊緣觸發。前者可以在cp 時鐘脈衝 等於1時觸發，後者主要在cp的前面觸發 正跳0 1 d觸發器的二次狀態取決於d端觸發前的狀態，即二次狀態 d，因此具有設定0和1的兩個功能。對於邊緣...
用VHDL程式設計 非同步清零的D觸發器
壬宵雨 library ieee use ieee.std logic 1164.all use ieee.std logic unsigned.all entity dff asy is port clock in std logic clock reset in std logic reset ...
把jk觸發器中j和k連在一起的觸發器叫什麼觸發器
艮巽 剛剛看到這個內容，在 數位電子技術 關於觸發器的一節中講到了，j和k的 是發明積體電路的jack kilby，是為了紀念這個人的。所以實際上j和k沒有特殊含義 1 接來收輸入訊號的過程。源 c 1時，主觸發器被開啟，可bai以接收輸du入訊號j k，其輸出狀態zhi由輸入訊號的狀態決定。dao...