1樓：匿名使用者
這兩種語言都是用於數位電子系統設計的硬體描述語言，而且都已經是 ieee 的標準。 vhdl 1987 年成為標準，而 verilog 是 1995 年才成為標準的。這個是因為 vhdl 是美**方組織開發的，而 verilog 是一個公司的私有財產轉化而來的。
為什麼 verilog 能成為 ieee 標準呢？它一定有其優越性才行，所以說 verilog 有更強的生命力。
這兩者有其共同的特點：
1. 能形式化地抽象表示電路的行為和結構；
2. 支援邏輯設計中層次與範圍地描述；
3. 可借用高階語言地精巧結構來簡化電路行為和結構；具有電路**與驗證機制以保證設計的正確性；
4. 支援電路描述由高層到低層的綜合轉換；
5. 硬體描述和實現工藝無關；
6. 便於文件管理；
7. 易於理解和設計重用
但是兩者也各有特點。 verilog hdl 推出已經有 20 年了，擁有廣泛的設計群體，成熟的資源也比 vhdl 豐富。 verilog 更大的一個優勢是：
它非常容易掌握，只要有 c 語言的程式設計基礎，通過比較短的時間，經過一些實際的操作，可以在 2 ～ 3 個月內掌握這種設計技術。而 vhdl 設計相對要難一點，這個是因為 vhdl 不是很直觀，需要有 ada 程式設計基礎，一般認為至少要半年以上的專業培訓才能掌握。
目前版本的 verilog hdl 和 vhdl 在行為級抽象建模的覆蓋面範圍方面有所不同。一般認為 verilog 在系統級抽象方面要比 vhdl 略差一些，而在門級開關電路描述方面要強的多。
近 10 年來， eda 界一直在對數字邏輯設計中究竟用哪一種硬體描述語言爭論不休，目前在美國，高層次數字系統設計領域中，應用 verilog 和 vhdl 的比率是 80 ％和 20 ％；日本和臺灣和美國差不多；而在歐洲 vhdl 發展的比較好。在中國很多積體電路設計公司都採用 verilog
2樓：風雷小草
verilog hdl和hdl都是用於邏輯設計的硬體描述語言，並且都已成為ieee標準。vhdl是在2023年成為ieee標準，verilog hdl則在2023年才正式成為ieee標準。之所以vhdl比verilog hdl早成為ieee標準，這是因為vhdl是美**方組織開發的，而verilog hdl 則是從一個普通的民間公司的私有財產轉化而來，基於verilog hdl的優越性，才成為的ieee標準，因而有更強的生命力。
vhdl 其英文全名為vhsic hardware description language,而vhsic則是very high speed integerated circuit的縮寫詞，意為甚高速積體電路,故vhdl其準確的中文譯名為甚高速積體電路的硬體描述語言。
verilog hdl和vhdl作為描述硬體電路設計的語言，其共同的特點在於：能形式化地抽象表示電路的行為和結構、支援邏輯設計中層次與範圍的描述、可借用高階語言的精巧結構來簡化電路行為的描述、具有電路**與驗證機制以保證設計的正確性、支援電路描述由高層到低層的綜合轉換、硬體描述與實現工藝無關(有關工藝引數可通過語言提供的屬性包括進去)、便於文件管理、易於理解和設計重用。
但是verilog hdl和vhdl又各有其自己的特點。由於verilog hdl早在2023年就已推出，至今已有近二十年的應用歷史，因而verilog hdl擁有更廣泛的設計群體，成熟的資源也遠比vhdl豐富。與vhdl相比verilog hdl的最大優點是：
它是一種非常容易掌握的硬體描述語言，只要有c語言的程式設計基礎，通過二十學時的學習，再加上一段實際操作，一般讀者可在二至三個月內掌握這種設計技術。而掌握vhdl設計技術就比較困難。這是因為vhdl不很直觀，需要有ada程式設計基礎，一般認為至少需要半年以上的專業培訓，才能掌握vhdl的基本設計技術。
目前版本的verilog hdl和vhdl在行為級抽象建模的覆蓋範圍方面也有所不同。一般認為verilog hdl在系統級抽象方面比vhdl略差一些，而在門級開關電路描述方面比vhdl強得多。
3樓：匿名使用者
它們都是硬體描述語言，vreilong hdl 和vhdl兩者最大的區別就在語法上，vreilog hdl是類c語言，而vhdl是類ada語言。因為c語言應用比較廣泛且比較簡單，所以vreilog hdl比較容易學習，相比之下，vhdl允許使用者自己定義資料型別，這樣可以減少錯誤，但卻增加了型別轉換的麻煩。
vhdl和verilog hdl兩種語言的具體不同
4樓：
這個問題不是兩三句就能解釋清楚的。
verilog在工業界通用些，vhdl在大學較多。
個人覺得vhdl比較嚴謹，veriloghdl格式要求鬆一些。
hdl特別是verilog hdl得到在第一線工作的設計工程師的特別青睞，不僅因為hdl與c語言很相似，學習和掌握它並不困難，更重要的是它在複雜的soc的設計上所顯示的非凡效能和可擴充套件能力。
在學習hdl語言時，筆者認為先學習veriloghdl比較好：一是容易入門；二是接受verilog hdl**做後端晶片的積體電路廠家比較多，現成的硬核、固核和軟核比較多。
小析vhdl與verilog hdl的區別
學習完vhdl後覺得vhdl已非常完善,一次參加培訓時需學習verilog hdl,於是順便「拜訪」了一下verilog hdl，才發現，原來verilog hdl也是如此高深，懵懂中發現verilog hdl好像較之vhdl要多一些語句，是不是verilog hdl就要比vhdl高階些？
在此先對vhdl與verilog hdl的發展歷程作一個簡單的介紹。vhdl誕生於2023年。在2023年底，vhdl被ieee和美國國防部確認為標準硬體描述語言。
自ieee公佈了vhdl的標準版本，ieee-1076（簡稱87版)之後，各eda公司相繼推出了自己的vhdl設計環境，或宣佈自己的設計工具可以和vhdl介面。此後vhdl在電子設計領域得到了廣泛的接受，並逐步取代了原有的非標準的硬體描述語言。而verilog hdl是由gda(gateway design automation)公司的philmoorby在2023年末首創的，最初只設計了一個**與驗證工具，之後又陸續開發了相關的故障模擬與時序分析工具。
2023年moorby推出它的第三個商用**器verilog-xl,獲得了巨大的成功，從而使得verilog hdl迅速得到推廣應用。2023年cadence公司收購了gda公司，使得veriloghdl成為了該公司的獨家專利。2023年cadence公司公開發表了verilog hdl,併成立lvi組織以促進verilog hdl成為ieee標準，即ieee standard 1364-1995。
由於gda公司本就偏重於硬體，所以不可避免地verilog hdl就偏重於硬體一些，故verilog hdl的底層統合做得非常好。而vhdl的邏輯綜合就較之verilog hdl要出色一些。所以，verilog hdl作重強調積體電路的綜合，而vhdl強調於組合邏輯的綜合。
所以筆者建議，你作重於積體電路的設計，則只需verilog hdl就可以了，若你要進行大規模系統設計，則你就必須學習vhdl。
另外，學習過verilog hdl的朋友應該知道，verilog hdl很具有c語言的風格，不能說「所以」，但結果差不多，也具有c語言一樣的不嚴密性。所以在硬體電路設計時就得有相應的考慮
以上是我去年學數邏在網上查到的 希望對你有所幫助
5樓：匿名使用者
我剛來公司，公司用verilog語言，怎麼說呢，verilog語言和c語言挺接近的，而且大部分公司都用verilog語言。用vhdl應該少一些。
6樓：匿名使用者
自己的體驗，兩種語言的正真不同，我就不說了，網上能搜到很多答案。
看你具體應用吧，verilog 比較快入門，vhdl網上資源比較多，可以搜到很多原始碼，比如opencore之類的。夏宇聞的書很好
7樓：
還是學verilog hdl，用的廣一些。
fpga開發中的vhdl語言與verilog hdl語言那個好學？各有什麼優缺點？
8樓：
一般來說現在工作上用verilog和用vhdl都沒有硬性要求，而且現在的開發軟體都可以相容兩種語言共同開發。建議先學習verilog，因為比較容易上手，而且很靈活，基本上常用的電路都能描述出來，等到能靈活運用verilog之後，有時間的話也可以學一下vhdl，畢竟以後同事可能會有用vhdl的，一起開發除錯，有必要懂得這個。至於什麼優點缺點，其實各有千秋吧，不能簡單的說某個語言在某個方面有優勢。
具體還有什麼問題，可以追問
9樓：但行耕耘莫問收穫
我的理解：如果你學過c，那麼verilog hdl語言更容易上手，它們很相似的，如果沒有那這兩種語言都差不多，我一直用vhdl做專案，這種語言結構嚴謹，基本編譯通過就能生成電路，適合做大型的設計，而這些特點正是verilog hdl語言所欠缺的，再說語言只是一個工具，入門都比較容易，關鍵是你的邏輯思維能力，如何用語言去實現一些演算法
10樓：匿名使用者
相對來說，vhdl更加嚴謹、靈活性較差，但容易入手；verilog的話相對比較靈活，適合大型開發，但是在編譯時比不上vhdl。現在來說，學校教學一般使用vhdl，但是公司用的多的還是verilog。
建議初學者使用vhdl，學到一種嚴謹的習慣，再學verilog就相對簡單。
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有沒有大神懂Verilog HDL的，這個十一四人搶答器電路的程式，能不能給解釋一下
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