1樓：
else
adder1 add_no1 (a,b,cin,sum,cout);
模組呼叫不能放到if_else中
2樓：匿名使用者
if前面需要加上always，if不能單獨出現：
always @ (en)
if (en==0)
cin = 0;
else......
另外注意**風格
3樓：匿名使用者
wire cin;
if(en==0) cin=0;
這裡寫成：
reg cin;
always@(en)
if(en==0)
cin<=0;
else
.....
4樓：張茗褒夢菲
這個不難可以有，外送一個復位端給你，**圖神馬的都給你吧，你沒說輸入要幾位的，暫定為一位的吧，**如下：
module adder(
input din1,din2,
input clk,
input ci,
input rst_n,
output reg dout,
output reg co
);always @ (posedge clk or negedge rst_n)
begin
if(!rst_n) <=2'b0;
else <=din1+din2+ci;
endendmodule
ci是進位輸入，din1和din2是兩個一位輸入，co是進位輸出,dout是輸出，rst_in是低電平復位，**圖如下
fpga中用verilog語言寫四位加法/減法器程式 5
5樓：赤日の流轉
reg [3:0] a,b;
reg [4:0] c;
assign c = a + b;
用Verilog實現資料的加法求和校驗
公羊頤 你自己也不分析一下，這其實就是奇校驗。這下知道咋做了吧！ 如下，供參考。reg 4 0 byte cnt di 159 0 di v bit,是一個高電平脈衝，表示di的有效時刻。do 7 0 do v bit clk cycl 6us d chk 7 0 data to checksum ...
c語言求助大神lt求程式lt編寫
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這麼簡單的問題還拿這來問，哇哈哈哈 高分求一用verilog hdl語言編寫的簡單交通燈程式 求一個verilog編寫的交通燈顯示模組程式，要求 東西，南北各一個燈，紅30s，綠25s，黃5s，迴圈！用vhdl或是verilog hdl編寫交通燈程式 急急 20 準備用什麼實現 是用微控制器麼?引腳...