求FPGA大神幫個忙,幫我看一下我寫的Verilog HDL程式,或者幫我寫程式也行。感激不盡,加分

時間 2021-10-15 00:22:10

1樓:匿名使用者

你這要求不是很快就能搞定的

要搞uart

要搞資料協議

要寫fifo

還要操作ad

煩的很呢

自己慢慢摸索嗎

要是有人寫了個和你一樣的程式,就當我沒有說

2樓:匿名使用者

`timescale 1ns/1nsmodule automat(a,b,clk,qh,qq,sale,back,data_xs); input a,b,qh,qq,clk; output sale,back; output [6:0] data_xs; reg [5:0] sum; reg [3:

0] xsh; reg [3:0] xsl; wire [6:0] data_xs; reg sale,back; reg d; wire [3:

0] data; wire clk2; clk d1(clk2); sel2x1 d2(xsh,xsl,clk2,data); bin47seg d3(data,data_xs); initial begin sum=0; end always@(posedge a or posedge b) begin #1 if(a) sum=sum+5; if(b) sum=sum+10; end always@(posedge clk) begin xsh=sum/10; xsl=sum%10; #1 if(sum<15) d=0; else d=1; end always@(posedge qh) begin if(d) begin sale=1; sum=sum-10; #5 sale=0; end end always@(posedge qq) begin sum=0; back=1; endendmodulemodule bin47seg(data_in,data_out);input[3:0] data_in;output[6:0] data_out;reg [6:

0] data_out;always@(data_in)case(data_in) 4'b0000:data_out=7'b1000000; 4'b0001:data_out=7'b1111001; 4'b0010:

data_out=7'b0100100; 4'b0011:data_out=7'b0110000; 4'b0100:data_out=7'b0011001; 4'b0101:

data_out=7'b0010010; 4'b0110:data_out=7'b0000010; 4'b0111:data_out=7'b1111000; 4'b1000:

data_out=7'b0000000; 4'b1001:data_out=7'b0011000; 4'b1010:data_out=7'b0001000; 4'b1011:

data_out=7'b0000011; 4'b1100:data_out=7'b0100111; 4'b1101:data_out=7'b0100001; 4'b1110:

data_out=7'b0000110; 4'b1111:data_out=7'b0001110; default: data_out=7'b1111111;endcaseendmodulemodule sel2x1(data1,data2,sel,data_c); input [3:

0] data1; input [3:0] data2; input sel; output [3:0] data_c; reg [3:

0] data_c; always@(sel) begin if(sel==1) data_c=data1; if(sel==0) data_c=data2; endendmodulemodule clk(clk); output clk; reg clk; initial begin clk=0; forever begin #2 clk=1; #2; clk=0; end endendmodule

所有女性進來看一下,幫個忙,謝謝

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江水當酒喝 艅y 艎hu ng何h 泛f n泛f n 空k n shu 共g ng悠y u悠y u 陰y n霞xi 生sh ng遠yu n岫xi 陽y ng景j ng逐zh 回hu 流li 蟬ch n噪z o林l n逾y 靜j ng 鳥ni o鳴m ng山sh n更g ng幽y u 此c 地d 動d...