1樓：網友
不可綜合的語言，除錯用的吧。頂層函式，目前我都只用，電路圖連線。呵呵。
2樓：網友
verilog提供了豐富的系統函式，這為testbench的編寫提供了方便。尤其是ieee1364-2005，其系統級建模的能力更強。
以前我一般常用到的系統函式只有幾個：$readmemb，$readmemh，$display，$fmonitor，$fwrite，$fopen，$fclose等。通常需要對檔案作預處理，才能用於testbench讀取。
今天又嘗試了幾個其他的檔案輸入輸出函式，不需要對檔案進行預處理，直接使用需要的檔案，只對需要的部分進行讀取。
fseek，檔案定位，可以從任意點對檔案進行操作；
fscanf，對檔案一行進行讀寫。
verilog語言中的$display 顯示的資訊在哪？
3樓：
顯示的資訊在transcrip視窗中，若你的沒有，可以在view->transcrip中開啟。
4樓：許晴
我也跟樓主一樣，遇見了這個問題。後來發現就是自己沒有搞明白，其實執行initial語句等，需要run一下並標明run的時間，這樣的話才會按照程式來執行。
verilog display和write的區別
5樓：網友
基本相同，唯一的區別是display在輸出後自動換行，而write不會。
附上ieee-verilog2001中的原文：
the two sets of tasks are identical except that $display automatically adds a newline character to the end of its output, whereas the $write task does not.
用verilog程式設計，在modelsim裡面如何檢視$displayb({a, b})的結果 ？
6樓：ch陳先生
下面的console視窗能看見輸出。
veriloghdl是一種硬體描述語言，以文字形式來描述數字系統硬體的結構和行為的語言，用它可以表示邏輯電路圖、邏輯表示式，還可以表示數字邏輯系統所完成的邏輯功能。
veriloghdl和vhdl是世界上最流行的兩種硬體描述語言，都是在20世紀80年代中期開發出來的。前者由gatewaydesignautomation公司（該公司於1989年被cadence公司收購）開發。兩種hdl均為ieee標準。
1990年代初，開放verilog國際（openveriloginternational，ovi）組織（即現在的accellera）成立，verilog面向公有領域開放。
1992年，該組織尋求將verilog納入電氣電子工程師學會標準。最終，verilog成為了電氣電子工程師學會1364－1995標準，即通常所說的verilog－95。
7樓：網友
$display("%b",下面的console視窗能看見輸出。
用verilog程式設計，在modelsim裡面如何檢視$display的結果 ？
8樓：網友
只要你的使用這些系統函式的語法正確，modelsim會在transcript介面輸出相關的內容的，transcript介面就是顯示你的程式有沒有錯誤的那個介面，也是手動新增激勵，波形的介面。
初學verilog，書中關於系統任務$display有這麼個例子，自己在quarters2中編譯了一下
9樓：麼麼熊2號
這句話的意思是不可綜合，也就是說display這個系統函式是無法轉換成真實的硬體元件或電路，所以報出來你的模派敬塊綜合塵乎慎後沒有任何的邏輯單頃罩元。
10樓：聽雪軒妍
初學用modelsim吧 這個比較好用。
verilog設計中#，$display,initial為什麼不可綜合？
11樓：網友
你要知道，這是硬體描述語言，描述的是硬體電路。
display是要顯示資訊，你怎麼在硬體描述的時候顯示一些資訊啊？
initial是初始化，怎麼能在開始的時候給一些訊號賦予初值，而且立刻撤銷？
這都是硬體電路無法實現的。
12樓：潔之殤殤
這些東西都無法對映到實際電路中的。
用 因為，所以 造句。用 雖然，但是 造句。用 如果，就
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