設計具有同步時鐘使能非同步清零和同步預置數功能的六十進

1樓：王小碗玩透透

預置數起直接把你預先設定的數送入qa至qd輸出的功能。同步預置是指cp到來時預置，非同步預置指隨時預置，只要條件滿足。

比如，當你想要重3開始計數到9時，你就用輸出10.1100時，用qc和qd的1訊號相與的訊號去控制預設值的控制訊號。這樣預設在dcba的0011（3），就會直接輸入到輸出，輸出就從9直接跳到3了，原來的10就被預置成了3，然後繼續計數。

針對這個60進位制，你可以用兩個76161級聯。個位上的晶片利用1001（9）時，的qaqd相與得到的，接到十位的cp輸入端。這樣實現進位。

同時利用這個訊號經過非門翻轉後，接到同步預置ld上，dcba預置為0000，實現計數到9，下一個cp進來時個位跳到0。十位晶片上利用非同步清零的功能，當0110（6）時，用qcqb的1訊號與非，接到清零控制rd,這樣當60即變成0。即完成從0-59計數

2樓：

有沒有人順便幫忙回答『預置數到底起什麼作用』啊？？？

非常感謝！

用verilog hdl語言設計帶非同步清0(低電平有效)、非同步置1(高電平有效)、時鐘使能(高電平有效)的d觸發器。 100

3樓：匿名使用者

如下抄，

該d觸發bai

器輸入du為clk，rst_n，set，d。輸出zhi為qmodule d_flipflop (input clk , input rst_n , input set , input d , output reg q);

always @ (posedge clk or negedge rst_n or posedge set) begin

if (~daorst_n) q <= 1'b0;

else if (set) q <= 1'b1;

else q <= d;

endendmodule

設計具有同步時鐘使能 非同步清零和同步預置數功能的六十進