請Verilog高手幫助!wire賦值問題

時間 2022-01-14 12:40:09

1樓:

你的這個問題問的很好哦!看似簡單,卻不易回答。

首先:wire 型別的資料,確實只能用assign語句賦值。

例如:wire abc; assign abc = 1'b1;

其次:在說你這個模型,module test(input a,output reg b);

a是輸入,b是寄存輸出。來理解下這個b,它首先是一個輸出埠,然後,在這個埠前端有個和它同名的暫存器。綜合下就知道了

最後:來說這個例化,說明你要呼叫這個模組,那麼這個模組對你來說應該是個黑盒子,你所看到的只有a口進,b口出這兩個埠,你要把b口的訊號線印出來,那麼你怎麼辦?不只有用線(wire)把它引出麼?

不知道將清楚了沒有。先自己理解下。

2樓:

在例項化中,所有的埠都要求用wire型,跟module中的定義沒關係。比如你這裡的test模組,雖然模組中b定義的是reg型,但是例項化的時候,仍然要使用wire型,這是規定,不能改變。

其實,一個module,就類似於一個小電路模組,在module中定義的,是內部的電路,你定義成reg或者wire都可以,視情況而定;而在你使用這個module的時候,也就是例項化呼叫module的時候,那麼其實是外部的線與這個module相連線的,這是,必須使用wire型。雖然你寫的是test t1(a,b),但是注意這裡的a,b並不是module內部定義的a,b,而是外部訊號a,b與module內的a,b相接。

這種寫法是埠對應的,不是良好的風格,一般寫成名字對應的:

test t1(.a(a), .b(b)); 這樣你就能看清楚怎麼回事了吧。。

補充:綜合軟體建議還是使用廠家自帶的吧,雖然慢點,但是綜合效果卻是最好的。如果你要用第三方的綜合工具,那就用synplify pro吧,這個比較好。

求高手指點啊!!!verilog在synplify premier上綜合pruning register bit問題怎麼解決啊??? 5

3樓:莫哈維

這個「問題」bai在各種綜合工du具上都會出現 即使不做任zhi何處理 通常也不會dao導致錯誤的

原因很多版

比如描述了權一個8-bit計數器 但只有低4-bit被使用(驅動了其它邏輯)那麼高4位就被去掉了

或者描述了一個暫存器 這個暫存器的值從不會改變 那麼直接連gnd或vcc了 暫存器也沒了

或者**中進行了邏輯複製(並且相應選項沒有使能)那麼可能有些copy就被去掉了

register pruning不會改變設計的功能 可能影響資源佔用和最高工作頻率

verilog 中wire的用法

4樓:king調皮

wire 表示連線線,即始終都是後邊這個邏輯關係。

即ssel_active始終為sselr[1]取反後的結果。

5樓:匿名使用者

將sselr[1]取反賦值給ssel_active

關於verilog的output,應該是reg型,還是wire型

6樓:杜仲杜仲杜仲

如果output作為過程賦值語句的左值,則應該用reg型別;如果output作為連續賦值語句的左值,則應該用wire型別。

為什麼在verilog中要定義wire?

7樓:

有幾種情況變數需要定義成wire。

第一。assign 語句

例如:reg a,b;

wire and_result;

...assign and_result =a&&b;

你可以試試把wire定義成reg。綜合器會報錯。

第二。元件例化時候的輸出必須用wire

例如:wire dout;

ram u_ram

(...

.out(dout)

...);

wire按照國外的教材上面的定義:

wire為無邏輯連線。只做連線,wire本身是不帶邏輯性的,所以輸入什麼輸出就是什麼。所以你嘗試著用always語句對wire變數賦值。綜合器就會報錯。

那麼你可能會問。assign c =a&&b不是就是對wire的賦值嗎?

其實並非如此。綜合器綜合時將a&&b綜合成ab經過一個與門。而c只是連線到與門輸出的線。正真綜合出與門的是&&。而不是c。

8樓:一諾千金丨

兩者差別很大,完全不能取消。

在verilog中,wire永遠是wire,就是相當於一條連線,用來連線電路,不能儲存資料,無驅動能力,是組合邏輯,只能在assign左側賦值,不能在always @ 中賦值;

但reg可以綜合成register,latch,甚至wire(當其只是中間變數的時候),可以用於組合邏輯或者時序邏輯,能儲存資料,有驅動能力,在always @模組表示式左側被賦值。

兩個共同具有性質:都能用於assign與always @模組表示式的右側。

9樓:

這個,wire通俗的理解就是線,難道你在設計電路的時候不需要用線將各個設計模組或者設計模組的內部訊號連線起來~????

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