1樓：zgr_我要**
高阻態是一個數位電路里常見的術語，指的是電路的一種輸出狀態，既不是高電平也不是低電平，如果高阻態再輸入下一級電路的話，對下級電路無任何影響，和沒接一樣，如果用萬用表測的話有可能是高電平也有可能是低電平，隨它後面接的東西定。
高阻態的實質：
電路分析時高阻態可做開路理解。你可以把它看作輸出（輸入）電阻非常大。他的極限可以認為懸空。
也就是說理論上高阻態不是懸空，它是對地或對電源電阻極大的狀態。而實際應用上與引腳的懸空幾乎是一樣的。
高阻態的意義：
當閘電路的輸出上拉管導通而下拉管截止時,輸出為高電平;反之就是低電平;如上拉管和下拉管都截止時,輸出端就相當於浮空（沒有電流流動）,其電平隨外部電平高低而定,即該閘電路放棄對輸出端電路的控制 。
2樓：
高電平還是低電平不一定。你可以認為是大電阻 大到接近斷路。電平受外部電路影響。你可以查查微控制器引腳是怎麼輸出高低電平 和怎麼設定成輸入的 電路。
verilog有4種邏輯狀態0、1、z、x對應低、高電平、高阻態、不確定狀態；什麼情況下是x狀態？
3樓：錦瑟霏雨
verilog有4種邏輯狀態0、1、z、x對應低、高電平、高阻態、不確定狀態；出現x狀態一般在simulation的時候。
x是不定，就是不確定。一般在simulation的時候出現了x，這是就應該去注意下，當然在reset之前的ff一般都是x，實際電路里是沒有x的。
verilog的延遲：
上升延遲：在門的輸入發生變化的情況下，門的輸出從0，x，z變化到1所需的時間成為上升延遲；
下降延遲：下降延遲是指門的輸出從1，x，z變化到0所需的時間；
關斷延遲：門的輸出從0，1，x變化為高阻z所需的時間。
verilog：
是目前應用最為廣泛的硬體描述語言，可以用來進行各種層次的邏輯設計，也可以進行數字系統的邏輯綜合，**驗證和時序分析等。
可採用三種不同方式或混合方式對設計建模。這些方式包括：行為描述方式—使用過程化結構建模；資料流方式—使用連續賦值語句方式建模；結構化方式—使用門和模組例項語句描述建模。
在89c52微控制器裡面怎麼用程式把i/o設定為高阻態狀態??
4樓：
貌似不能，復位完成後51沒有高阻或不定態。
5樓：
外加一個三態門，即可實現。
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未必。假設輸入電源是5v，懸空的時候電壓一般是3.3v，是一個 中間態 可能被當作高電平，也可能當作低電平，看微控制器 datasheet 而定。如果要io確保懸空是高電平，加一個上拉電阻至輸入電源即可。若要確保低電平，下拉電阻拉至地就行。上拉電阻取1k歐姆即可。懸空是指沒有io訊號輸入。上拉電阻是...
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