1樓：六月的烈陽
上拉電阻就是把不確定的訊號通過乙個電阻鉗位在高電平，此電阻還起到限流的作用。
同理，下拉電阻是把不確定的訊號鉗位在低電平。
上拉電阻是指器件的輸入電流，而下拉指的是輸出電流。
那麼在什麼時候使用上、下拉電阻呢。
1、當ttl電路驅動cmos電路時，如果ttl電路輸出的高電平低於cmos電路的。
最低高電平（一般為，這時就需要在ttl的輸出端接上拉電阻，以提高輸出高電平的值。
2、oc閘電路必須加上拉電阻，以提高輸出的搞電平值。
3、為加大輸出引腳的驅動能力，有的微控制器管腳上也常使用上拉電阻。
4、在cmos晶元上，為了防止靜電造成損壞，不用的管腳不能懸空，一般接上拉電阻降低輸入阻抗，提供洩荷通路。
5、晶元的管腳加上拉電阻來提高輸出電平，從而提高晶元輸入訊號的雜訊容限，增強抗干擾能力。
6、提高匯流排的抗電磁干擾能力。管腳懸空就比較容易接受外界的電磁干擾。
7、長線傳輸中電阻不匹配容易引起反射波干擾，加上下拉電阻是電阻匹配，有效的抑制反射波干擾。
另外，上拉電阻阻值的選擇原則包括：
1、從節約功耗及晶元的灌電流能力考慮應當足夠大；電阻大，電流小。
2、從確保足夠的驅動電流考慮應當足夠小；電阻小，電流大。
3、對於高速電路，過大的上拉電阻可能邊沿變平緩。
綜合考慮以上三點，通常在1k到10k之間選取。對下拉電阻也有類似道理。
2樓：網友
分流的時候。
電流大。電壓告的時候。
什麼是上拉電阻和下拉電阻，都有什麼用？
3樓：匿名使用者
也可能是 上偏置電阻和下偏置電阻的另外叫法 一般是使電晶體有乙個穩定可靠地工作電壓。
4樓：北方的狼
所謂上，就是指高電平；所謂下，是指低電平。上拉，就是通過乙個電阻將訊號接電源，一般用於時鐘訊號資料訊號等。下拉，就是通過乙個電阻將訊號接地，一般用於保護訊號。
這是根據電路需要設計的，主要目的是為了防止干擾，增加電路的穩定性。
假如沒有上拉，時鐘和資料訊號容易出錯，畢竟，cpu的功率有限，帶很多bus線的時候，提供高電平訊號有些吃力。而一旦這些訊號被負載或者干擾拉下到某個電壓下，cpu無法正確地接收資訊和發出指令，只能不斷地復位重啟。
假如沒有下拉，保護電路極易受到外界干擾，使cpu誤以為被保護物件出問題而採取保護動作，導致誤保護。
上拉下拉，要根據電路要求來設定。
上拉電阻、下拉電阻的作用？
5樓：網友
上拉，就是把電位拉高，比如拉到vcc
下拉，就是把電壓拉低，拉到gnd
一般就是剛上電的時候，埠電壓不穩定，為了讓他穩定為高或低，就會用到上拉或下拉電阻。
有些晶元內部整合了上拉電阻，所以外部就不用上拉電阻了。但是有一些開漏的，外部必須加上拉電阻。
6樓：網友
保證沒訊號的時候是什麼電位。
上拉電阻和下拉電阻的理解
7樓：貫麗範小霜
粗糙的畫了個非門的原理圖，像這樣，如果in為低電平的話，沒有上拉電阻就不能輸出高電平了。這個時候不是就把out電壓拉高了。
雖然out帶負載的能力很低……我的理解是上拉就是在埠處於高阻態的時候，讓埠保持高電平。
低電平類似……微控制器驅動數碼管的時候由於微控制器一些能提供的電流較小，數碼管不足，這個時候就用上拉電阻來補充一部分電流……
關閉數碼管的時候，微控制器埠為低電平，上拉電阻的電流通過晶元埠接地，所以不會導致數碼管無法關閉。
這應該就是你說的拉電流吧。**有些說法可能不當或不夠專業，望見諒……
8樓：網友
對於電子電路的理解，光在字面上咬文嚼字是不好理解的。你上面說了那麼多的情況，那麼多不理解，我覺得和你不瞭解微控制器內部的輸出電路的結構有關。如果你把微控制器的輸出部分的幾個三極體畫在你所不理解的上拉或下拉電路中，可能你所提的問題就都 沒有了。
你就會發現沒有所說的上拉或者下拉電阻，那就不成完整的電路了。因為很多時候輸出端的狀態必須由外加電阻來保證。你要是在設計微控制器應用電路的時候將微控制器的內部的輸入輸出電路都全面地考慮到了，那麼你也會在設計時適當地加入上拉下拉電阻了。
其實這也是設計者所必須瞭解和撐握的。
上拉電阻 下拉電阻原理圖
9樓：網友
需要用到上拉電阻和下拉電阻的情況還蠻多的， 畫圖比較麻煩。
上拉電阻：就是從電源高電平引出的電阻接到輸出。
1，如果電平用oc(集電極開路，ttl)或od(漏極開路，coms)輸出，那麼不用上拉電阻是不能工作的， 這個很容易理解，管子沒有電源就不能輸出高電平了。
2，如果輸出電流比較大，輸出的電平就會降低（電路中已經有了乙個上拉電阻，但是電阻太大，壓降太高），就可以用上拉電阻提供電流分量， 把電平「拉高」。（就是並乙個電阻在ic內部的上拉電阻上， 讓它的壓降小一點）。當然管子按需要該工作**性範圍的上拉電阻不能太小。
當然也會用這個方式來實現閘電路電平的匹配。
需要注意的是，上拉電阻太大會引起輸出電平的延遲。（rc延時）一般cmos閘電路輸出不能給它懸空，都是接上拉電阻設定成高電平。
下拉電阻：和上拉電阻的原理差不多， 只是拉到gnd去而已。 那樣電平就會被拉低。 下拉電阻一般用於設定低電平或者是阻抗匹配(抗回波干擾)。
上拉電阻和下拉電阻在電路中有什麼作用？
10樓：網友
上拉：1ttl驅動cmos時，如果ttl輸出最低高電平低於cmos最低高電平時，提高輸出高電平值。
2 oc門必須加上拉，提高電平值。
3 加大輸出的驅動能力(微控制器較常用)
4 cmos晶元中(特別是門的晶元),為防靜電干擾，不用的引腳也不懸空，一般上拉，降低阻抗，提供洩荷通路。
5 提高輸出電平，提高晶元輸入訊號的雜訊容限，增強抗干擾6 提高匯流排抗電磁能力，空腳易受電磁干擾。
7 長線傳輸中加上拉，是阻抗匹配抑制反射干擾原則：1 從節約功耗和晶元的電流、能力應是電阻儘量大，r大，i小啊2 從確保驅動能力，應當電阻足夠小，r小，i大啊3 對高速電路，加上拉可能邊沿平緩(上公升時間延長)建議可以在1k---10k之間選(可根據實際情況)下拉電阻類似！
11樓：網友
使懸浮的電位拉高或拉低。
上拉電阻和下拉電阻的區別
12樓：網友
上拉電阻是串接電阻後接高電平，目的是把該點的電壓拉高。
下拉電阻是串接電阻後接地，目的是把該點的電壓拉低。
13樓：匿名使用者
上拉電阻是串接電阻後接高電平，而下拉電阻是串接電阻後接地。
求上拉電阻和下拉電阻的畫法及其解釋
14樓：網友
上拉電阻：一般應用於oc輸出電路，比如p0口設定為輸入/輸出時，如果沒有上拉電阻，當向p0口寫入ffh時，p0口依然不能輸出高電平，此時p0處於懸空狀態，當接有上拉電阻時會輸出ffh。
下拉電阻：有時候是為了加快訊號的反映速度，有時候是為了固定電平狀態或抗干擾。
拉電流：當此點輸出為高電平時，此點可以向外輸出的電流。
灌電流：當此點輸出為低電平時，此點可以從外部吸入的電流。
灌電流對微控制器的影響：由於微控制器內部線路較細，如果灌電流太大會燒燬晶元，一般微控制器的總電流都要求小於50毫安。
如下圖的兩個 bias resaitor 電阻就是上拉電阻和下拉電阻。圖中，上部的乙個bias resaitor 電阻因為是接地，因而叫做下拉電阻，意思是將電路節點a的電平向低方向（地）拉；同樣，圖中，下部的乙個bias resaitor 電阻因為是電源（正），因而叫做上拉電阻，意思是將電路節點a的電平向高方向（電源正）拉。當然，許多電路中上拉下拉電阻中間的那個12k電阻是沒有的或者看不到的。
我找來這個圖是rs－485/rs－422匯流排上的，可以一下子認識上拉下拉的意思。但許多電路只有乙個上拉或下拉電阻，而且實際中，還是上拉電阻的為多。
15樓：
上拉電阻是指在電源正極和訊號線之間加乙個合適阻值的電阻，上拉電阻會有灌電流；
下拉電阻是指在電源負極（即訊號地）和訊號線之間加乙個合適阻值的電阻，下拉電阻會有拉電流。
什麼時候才下雪啊！今年會下雪嗎，什麼時候才下雪啊？
據說是12月19日.中國大部分地方都會下的，具體也不是很清楚呵呵 付費內容限時免費檢視 回答您好，您的問題我已經看到了，我正在整理答案，請稍等一會兒哦 答案馬上為您揭曉！請您不要著急哦 親，您好，很高興為您服務，以下是為您整理的答案，正在打字喲，稍後請您檢視 您好，一般從氣候學上是按達到一定溫度為標...
日語句子裡什麼時候才用漢字
ooo阿尚 我上大一時也有過相同疑問，並認真向我們日本外教請教過。日語字分為假名和漢字，日語音的基礎是五十音圖 類似於漢語的26字母表 五十音即是假名。日語不同於中文漢字，它有不同詞形變化，常在漢字字尾上不同假名錶示不同詞形變化。如，勉強 學習的意思，單純這個詞是名詞 而 勉強 動詞學習 其次，日語...
洛克人EXE2什麼時候才可以考S級
1全部s執照先做任務做完為止 到冰塊事件才可以拿直接找考官k就可以了 ss執照 首先要有s級的執照 接著從裡internet4 ura internet4 進入www 注意在www區不 能plug out 有一個需要s級才能過的路 進去後就傳送回最開始的區域densan area1中的傳送區中間利用...