1樓：匿名使用者
鎖相環路是一種反饋控制電路，簡稱鎖相環（pll,phase-locked loop）。鎖相環的特點是：利用外部輸入的參考訊號控制環路內部振盪訊號的頻率和相位。
因鎖相環可以實現輸出訊號頻率對輸入訊號頻率的自動跟蹤，所以鎖相環通常用於閉環跟蹤電路。鎖相環在工作的過程中，當輸出訊號的頻率與輸入訊號的頻率相等時，輸出電壓與輸入電壓保持固定的相位差值，即輸出電壓與輸入電壓的相位被鎖住，這就是鎖相環名稱的由來。鎖相環通常由鑑相器（pd,phase detector）、環路濾波器（lf,loop filter）和壓控振盪器（vco,voltage controlledoscillator）三部分組成，鎖相環組成的原理框圖如圖所示
鎖相環中的鑑相器又稱為相位比較器，它的作用是檢測輸入訊號和輸出訊號的相位差，並將檢測出的相位差訊號轉換成ud（t）電壓訊號輸出，該訊號經低通濾波器濾波後形成壓控振盪器的控制電壓uc（t），對振盪器輸出訊號的頻率實施控制。
2樓：不要讓我設密碼
pll有很多用途，簡單的是倍頻、分頻，常見的應用是頻率跟蹤、抖動濾除。還有比較麻煩的相位控制（就是利用鎖相的基本原理，保證本地時鐘相位/也可以說是時間點，與參考完全一致）。另外還有從資料碼流中恢復時鐘，也經常用到鎖相環。
什麼是pll? pll有什麼作用？
3樓：像郭德綱剛
pll。其實就是鎖相環路，簡稱為鎖相環。許多電子裝置要正常工作，通常需要外部的輸入訊號與內部的振盪訊號同步，利用鎖相環路就可以實現這個目的。
背景知識：
pll通過和vco配合使用。在通訊系統中，可以實現輸出訊號頻率對輸入訊號頻率的自動跟蹤，其特點是利用外部輸入的參考訊號控制環路內部振盪訊號的頻率和相位pll（phase locked loop）是指鎖相環或者鎖相環路，滿足通訊系統不同本振頻率的需求，主要用於頻率源模組中。
鎖相環路是一種反饋控制電路，簡稱鎖相環（pll,phase-locked loop）。
鎖相環在工作的過程中，當輸出訊號的頻率與輸入訊號的頻率相等時，輸出電壓與輸入電壓保持固定的相位差值，即輸出電壓與輸入電壓的相位被鎖住，這就是鎖相環名稱的由來。鎖相環通常由鑑相器（pd,phase detector）、環路濾波器（lf,loop filter）和壓控振盪器（vco,voltage controlled oscillator）三部分組成。
4樓：匿名使用者
pll，cfop法中的最後一步(也是魔方還原的最後一步)，一個公式調整好三階魔方頂面的朝向
5樓：匿名使用者
鎖相環迴路，作用在於能夠較為準確的同步需要通訊的裝置間時鐘訊號，也可延伸設計出分頻器和倍頻器
6樓：苦茶梓
pll技術，即鎖相環，是一種反饋電路，其作用是使得電路上的時鐘和某一外部時鐘的相位同步。pll通過比較外部訊號的相位和由壓控晶振（vcxo）的相位來實現同步的，在比較的過程中，鎖相環電路會不斷根據外部訊號的相位來調整本地晶振的時鐘相位，直到兩個訊號的相位同步。
pll（鎖相環）工作原理是﹖
7樓：陽頂天鹿鼎記
鎖相環路是一種反饋電路，鎖相環的英文全稱是phase-locked loop,簡稱pll。其作用是使得電路上的時鐘和某一外部時鐘的相位同步。因鎖相環可以實現輸出訊號頻率對輸入訊號頻率的自動跟蹤，所以鎖相環通常用於閉環跟蹤電路。
鎖相環在工作的過程中，當輸出訊號的頻率與輸入訊號的頻率相等時，輸出電壓與輸入電壓保持固定的相位差值，即輸出電壓與輸入電壓 的相位被鎖住，這就是鎖相環名稱的由來
在資料採集系統中，鎖相環是一種非常有用的同步技術，因為通過鎖相環，可以使得不同的資料採集板卡共享同一個取樣時鐘。因此，所有板卡上各自的本地 80mhz和20mhz時基的相位都是同步的，從而取樣時鐘也是同步的。因為每塊板卡的取樣時鐘都是同步的，所以都能嚴格地在同一時刻進行資料採集。
鎖相環路是一個相位反饋自動控制系統。它由以下三個基本部件組成：鑑相器（pd）、環路濾波器（lpf）和壓控振盪器（vco）。
鎖相環的工作原理：
1. 壓控振盪器的輸出經過採集並分頻；
2. 和基準訊號同時輸入鑑相器；
3. 鑑相器通過比較上述兩個訊號的頻率差，然後輸出一個直流脈衝電壓；
4. 控制vco，使它的頻率改變；
5. 這樣經過一個很短的時間，vco 的輸出就會穩定於某一期望值。
鎖相環可用來實現輸出和輸入兩個訊號之間的相位同步。當沒有基準（參考）輸入訊號時，環路濾波器的輸出為零（或為某一固定值）。這時，壓控振盪器按其固有頻率fv進行自由振盪。
當有頻率為fr的參考訊號輸入時，ur 和uv同時加到鑑相器進行鑑相。如果fr和fv相差不大，鑑相器對ur和uv進行鑑相的結果，輸出一個與ur和uv的相位差成正比的誤差電壓ud，再經過環路濾波器濾去ud中的高頻成分，輸出一個控制電壓uc，uc將使壓控振盪器的頻率fv（和相位）發生變化，朝著參考輸入訊號的頻率靠攏，最後使fv= fr，環路鎖定。環路一旦進入鎖定狀態後，壓控振盪器的輸出訊號與環路的輸入訊號（參考訊號）之間只有一個固定的穩態相位差，而沒有頻差存在。
這時我們就稱環路已被鎖定。
環路的鎖定狀態是對輸入訊號的頻率和相位不變而言的，若環路輸入的是頻率和相位不斷變化的訊號，而且環路能使壓控振盪器的頻率和相位不斷地跟蹤輸入訊號的頻率和相位變化，則這時環路所處的狀態稱為跟蹤狀態。
什麼是pll，鎖相環是怎麼一回事，謝謝！
8樓：
pll鎖相環 一般由鑑相器 壓控振盪器 環路濾波器 組成通過鑑相器 將振盪器的頻率鎖定在輸入訊號上 最後通過環路濾波器濾波輸出鎖定後的時鐘
鑑相器的作用是鑑別振盪器的時鐘與輸入訊號的時鐘 產生電壓控制訊號 控制壓控振盪器 以產生對應的頻率
上述為模擬鎖相環的思路 數字鎖相環略有不同..
9樓：匿名使用者
所謂pll就是phase locked loop, 就是相位鎖定環路．
這個主要是用於電子技術的高頻電子線路上，比較專業的東西．
關於pll鎖相環的幾個疑問? 困惑了很久。。。望高人指點通透。。。 謝謝了先...
10樓：帥帥小水牛
1、鎖相環的確是為了讓輸入輸出的相位頻率相同，它的結構我想你應該很清楚了，如圖所示。主要包括鑑頻鑑相器(pfd)(或鑑相器:pd)、低通濾波器(lpf)、壓控振盪器(vco)、反饋迴路(通常由一個分頻器(frequency divider)來實現)。
如果我們設法改變分頻器的係數，這樣例如分頻器fout`=1/2*fin`，那麼鎖相環的fout就等於兩倍的fin了，這就是倍頻了，分頻的道理一樣。
2、pll對頻率的控制主要就是通過反饋迴路上的div實現的，設定不同的係數就可以得到不同的輸出頻率了。
3、鎖相環會有一個技術指標叫鎖定範圍，如果輸入和反饋的訊號頻率或者相位差超過這個閾值，那麼鎖相環就無法鎖定和跟蹤了。失鎖的判斷很簡單，就是輸出頻率相位很不穩定的亂跳。同理如果已經鎖定，那麼調節輸入頻率相位輸出也會跟著做相應的改變。
另外，要想較寬的鎖定可將低通濾波的時間常數減小，但會使噪音變大，這兩者要你實際除錯平衡。
pll和dll：都是鎖相環，區別在**？
11樓：匿名使用者
dll是基於數字抽樣方式，在輸入時鐘和反饋時鐘之間插入延遲，使輸入時鐘和反饋時鐘的上升沿一致來實現的。又稱數字鎖相環。
pll使用了電壓控制延遲，用vco來實現和dll中類試的延遲功能。又稱模擬鎖相環
。功能上都可以實現倍頻、分頻、佔空比調整，但是pll調節範圍更大，比如說：xilinx使用dll，只能夠2、4倍頻；altera的pll可以實現的倍頻範圍就更大畢竟一個是模擬的、一個是數字的。
兩者之間的對比：對於pll，用的晶振存在不穩定性，而且會累加相位錯誤，而dll在這點上做的好一些，抗噪聲的能力強些；但pll在時鐘的綜合方面做得更好些。總的來說pll的應用多,dll則在jitter
power precision等方面優於pll。
目前大多數fpga廠商都在fpga內部整合了硬的dll（delay-locked loop）或者pll（phase-locked loop），用以完成時鐘的高精度、低抖動的倍頻、分頻、佔空比調整移相等。目前高階fpga產品整合的dll和pll資源越來越豐富，功能越來越複雜，精度越來越高（一般在ps的數量級）。xilinx晶片主要整合的是dll，而altera晶片整合的是pll。
xilinx晶片dll的模組名稱為clkdll，在高階fpga中，clkdll的增強型模組為dcm（digital clock manager）。
altera晶片的pll模組也分為增強型pll（enhanced pll）和高速（fast pll）等。這些時鐘模組的生成和配置方法一般分為兩種，一種是在hdl**和原理圖中直接例項化，另一種方法是在ip核生成器中配置相關引數，自動生成ip。xilinx的ip核生成器叫core generator，另外在xilinx ise 5.
x版本中通過archetecture wizard生成dcm模組。altera的ip核生成器叫做megawizard。另外可以通過在綜合、實現步驟的約束檔案中編寫約束屬性完成時鐘模組的約束。
什麼是PLL PLL有什麼作用，什麼是PLL？
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